特集　次世代デジタルインフラの構築

PCIe 光接続に向けた光電融合デバイス

アイオーコア（株）

はじめに

光信号データ伝送による行う光インターコネクションは、データセンター（DC）ネットワーク（NW）を中心に重要な技術となっている。DCではサーバラック相互がスイッチを介して光ファイバで接続される。データ伝送方式としてはイーサネットが主流である。サーバラック間の接続のイーサネットに加え、近年サーバラック内のデバイス相互の接続で用いられるPCI-Express（PCIe）の光インターコネクション化の活動がある。図1にDC内のイーサネット、PCIeのそれぞれの適用箇所を示す。PCIeバスとその関連規格の策定・管理を行う業界団体のPCI-SIG（PCI Special Interest Group）からPCIe6.4（64GT/s/lane）として6月に初の光インタフェースの仕様が発表された^（1）。我々はPCIeの光電融合デバイスの開発をPCIe5.0（32T/s/lane）から始め、その知見を活かしPCIe6.4の光電融合デバイスの開発を行っている。本稿はPCIeに適合する光接続に向けた光電融合デバイスの開発状況について報告する。

図1　DC内のイーサネット、PCIeの適用箇所

PCIeにおける光電融合

PCIeはコンピュータ関連のデバイス相互を接続する規格であり、もとはCPU近傍のデバイス間の接続の規格である。コンピューティング能力の飛躍的向上によりメモリ接続やCPU間接続においてより高速・大容量な接続が必要となっており、インタフェースが高速になっている。PCIe6.0のデータレートは64T/s/laneであり、次世代のPCIe7.0では128T/s/laneの規格化が進行中である。PCIeのインタフェース速度と策定年を表1に示す。

表1　PCIeインタフェース速度と策定年

PCIeのlane速度の向上により銅ケーブルによる接続では短距離でもデータ伝送が困難になってきている。一方AIなどで代表されるようにコンピュータの処理能力の飛躍的向上に伴い必要となる膨大なメモリ容量の近接した配置が困難になってきている。ディスアグリゲーション技術のような1枚のボードに集約された機能を複数のボードで効率運用する方式やそのためのCXLのようなインタフェース規格も出てきている^（2）。インタフェースの高速化に伴い電気伝送で可能な距離は短くなる反面、接続するデバイスが増加している。これら要求を満たすには光インターコネクションが適している。PCIeではBit単位で非常に高い接続信頼性が求められる。またCPU・GPUの消費電力激増に伴い、機器内が高温になってきており、導入には高温下での使用を想定する必要がある。高温における高信頼の要求に対し、既存の光インターコネクションでは信頼性への不安が残っていた。高信頼化には光電変換部の信頼性が特に重要となる。実現にはSiフォトニクス技術をコアにした光電融合への取組みが鍵となると考えられている。次項で光電融合デバイスの動向の概略と我々の開発への取組みについて記載する。

光電融合デバイス（PCIe Gen5&Gen6）

光電融合デバイスはSiフォトニクス技術がコアになり、大きく二つのアプローチに分けられる^（3）。一つは光源も含めてSiフォトニクス光回路上に配置したスタンドアローン構成であり、もう一つは光源をSiフォトニクス光回路と分離した外部光源型である。図2にその概念図を示す。外部光源型は光源を高温になる部分から分離し光源の温度を調整して使用する方法であり波長多重で使用の場合の波長の安定性と光源の信頼性を確保しているが、光電変換部と光源を分離する必要があり構成が複雑になる。

図2　スタンドアローン型と外部光源型の概念図

一方、スタンドアローン型は光源も含め光電変換に必要な機能を一つのパッケージに収容してあり単独で使用が可能である。PCIeではさまざまな種類のデバイスへの接続がありスタンドアローン型が適用しやすい。本構成ではレーザーに高い信頼性が求められる。我々は高温動作が可能でかつ高い信頼性を示す量子ドットレーザー（QD-LD）を用いスタンドアローン型を適用した。図3にIOCore®と命名した光電デバイスの基本構成の断面を示す。光変調器、受光器、光出力用グレーティングカプラなどの光回路をSiフォト光回路基板上に集積し、その上にQD-LDと送受信用のCMOS_ICをベアチップで実装している。光結合はグレーティングカプラおよび受光器上に広い温度範囲で安定した光結合特性が得られるよう“光ピン”と呼ぶ縦型の光導波を配置しマルチモードファイバ（MMF）と接続している。PCIeにおける接続距離は数10m以下であり光接続が容易なMMFを用いている。この構造を基本としてPCIe5.0（32Gbps_NRZ,4lane）とPCIe6の64Gbps-PAM4,4laneに対応するIOCore®を開発している。PCIe5.0のIOCore®を先行して開発完了し、PCIe6.4のIOCore®の開発を並行して進めている。

図3　IOCoreの基本構成

PCIe5.0での接続検証

PCIe5.0のIOCore®で最初に光電デバイスとして高温動作、信頼性の検証およびPCIeでのサーバSSD間の接続検証を行った。図4にPCIe Gen5.0（32Gbps,4lane）のIOCore®を105℃で動作させたときの光出力波形と受信感度を示す。Telcordia463準拠の信頼性試験およびQD-LDの寿命を推定した。QD-LDは4chを110℃,10年の使用で約11fit（故障率の単位）と通常のLDより非常に高信頼であることを確認した^（4）。このIOCore®をモジュール化しCPU、PCIeスイッチ、SSD間の接続検証を行いSSDをサーバから離して配置しても通常の電気接続と同等の特性が得られた。接続検証の外観を図5に示す。

図4　105℃動作時の光出力波形と受信感度

図5　接続検証外観

PCIe Gen6の光電融合デバイス

PCIe6は2022年1月に業界団体であるPCI-SIGにより仕様が発表されている。2023年9月から光伝送のワーキンググループが形成され規格化の議論が始まり、2025年6月にPCIe6.4として光伝送の仕様が公開された。PCIe6はPAM4（4値パルス振幅変調）を採用しPCIe5の2倍の（64T/s/lane）の転送帯域となっている。光の規格以外にサイドバンドなどのPCIe固有のプロトコルをどのように光の伝送に取り込むかが大きな議論となっていた。PCI-SIGではリタイマーを介してこれらの処理をおこなう方式が採用されたが、議論はOIF（Optical Internetworking Forum）に移り、他のアプローチの議論も継続している。開発を開始した時期ではまだ仕様が不透明であったがPAM4信号の処理を考慮してIOCore®の駆動ICにはClock Data Recovery（CDR）、イコライザなどの電気伝送の基本的な物理的理層（PHY）も搭載することとし4laneの送受信をSiフォトチップ上に配置している。送信と受信のブロック図を図6に示す。

図6　送信、受信ブロック図

PAM4では光送信部の低ノイズ変調器ドライバ、光受信部ではリニアな受信特性、波形歪みとジッタの抑制などPCIe5.0より電気的要件が厳格化される。このため送信、受信の信号品質の確保のため光電変換ICは送信と受信に分割し、それぞれを1個のSiフォト光回路基板上に実装する構造とした。試作した光電融合デバイスIOCore®の外観を図7に示す。

図7　PCIe6.4の光電融合デバイスIOCore®とモジュールの外観

IOCore®とモジュール基板の接続点の信号品質を確保するためTGV（Through Glass Via）を用いフリップチップ実装を採用した。モジュールのサイズはPCIe5.0とほぼ同等のサイズとなっている。現在、基本動作の検証を行ており今後、CPU/GPUとスイッチ、SSDなどとの接続検証を順次進め実用化開発を進めていく。

まとめ

PCIeに適合の光電融合デバイスの開発状況について報告した。PCIe6.4のデバイス技術の確立を推進するとともに、実用化に向けてシステムレベルでの検証を進めていく。

謝辞

光電融合デバイスに関する開発成果は、NEDO〔（国研）新エネルギー・産業技術総合開発機構〕の助成事業（JPNP21029）の結果得られたものです。また開発にあたってはキオクシア（株）、京セラ（株）、他プロジェクト関係者のご協力に感謝します。

PCle　世代
データレートGb/s(Encording)
規格制定年
3.0
8.0（128b/130b）
2010
4.0
16.0（128b/130b）
2017
5.0
32.0（128b/130b）
2019
6.0
64.0（PAM4,FLIT）
2021
6.4（光伝送仕様）
64.0（PAM4,FLIT）
2025

参考文献

（1） PCI-SIG® Announces PCIe® Optical Interconnect Solution BusinessWire, https://www.businesswire.com/news/home/20250611887972/en/PCI-SIG-Announces-PCIe-Optical-Interconnect-Solution （2025年8月16日参照）.

（2） CXL Consortium Announces Compute Express Link 3.2 Specification Release, https://computeexpresslink.org/wp-content/uploads/2024/12/CXL_3.2-Spec-Announcement_FINAL-1.pdf　（2025年8月16日参照）.

（3）光トランシーバーのForm Factorの新動向（3）～FacebookやMicrosoftが主導するCPO, EETimes Japan, https://eetimes.itmedia.co.jp/ee/articles/2011/16/news019.html （2025年8月16日参照）.

（4） K.Kurata, S.Kobayashi, T.Nakamura, K.Yashiki, T.Muto, M.Kuwata,“Achieving high reliability in silicon photonics optical transceivers for harsh environments over 100°C in excess of 10 year operation”, IEEE Transactions on Components, Packaging and Manufacturing Technology （ Early Access ）, 11 March 2025, Doi 10.1109/TCPMT.2025.3549758.